要点：

● designware控制器、phy和验证ip支持pci express 6.0规范中的最新功能，支持早期soc开发

● 具有新型multistream架构的低延迟控制器，可提供的数据吞吐量是传统pci express控制器的2倍

● 5纳米工艺中的高性能phy采用独特的模拟和dsp技术，可在芯片对芯片、转接卡和背板接口上节省20%的功耗

● 具有全套的协议、方法和生产率特性，可实现pci express 6.0设计的快速验证

新思科技(synopsys, inc.，纳斯达克股票代码: snps)近日宣布推出业界首个面向pci express®(pcie®)6.0技术的完整ip核解决方案，其中包括控制器、 phy和验证ip，可实现pcie 6.0片上系统(soc)设计的早期开发。基于新思科技广泛部署并经过硅验证的面向pcie 5.0的designware®ip核，面向pcie 6.0的全新designware ip核支持标准规范的最新功能，其中包括64gt/s pam-4信号传输、flit模式和l0p功耗状态。新思科技的完整ip解决方案可满足高性能计算、ai和存储soc在延迟、带宽和功耗效率方面不断提高的要求。

为了实现最低延迟并最大限度地提高所有传输规模的吞吐量，面向pci express 6.0的designware控制器采用multistream架构，可提供相当于single-stream设计2倍的性能。该控制器采用1024位架构，可让开发者在1ghz时序收敛的条件下实现64gt/s x 16的带宽。此外，该控制器还可在处理多个数据源以及使用多个虚拟通道时提供最佳流量。为了通过内置验证计划、序列和功能覆盖来加快测试平台的开发，面向pcie的vc验证ip采用了本地systemsverilog/uvm架构，只需小量的工作即可完成集成、配置和定制。

新思科技面向pcie 6.0的designware phy ip可提供独特的自适应dsp算法，可优化模拟和数字均衡，从而最大限度地提高功耗效率，而不受通道影响。借助正在申请专利的诊断功能，phy可实现接近零的链路关闭时间。面向pcie 6.0的designware phy ip感知布局架构可最大限度地减少封装串扰，并支持针对x16链路的密集soc集成。为基于adc的架构采用优化数据路径可实现超低延迟。

新思科技ip营销和战略高级副总裁john koeter表示：“云计算、存储和机器学习等领先应用需要传输大量数据，这要求开发者以最小的延迟集成最新的高速接口，以满足这些系统的带宽需求。通过新思科技面向pci express 6.0的完整designware ip解决方案，我们的客户可以及早开始其基于pcie 6.0的设计，并利用新思科技在pci express方面的丰富专业知识和卓越领先地位，加速其在芯片领域的成功之路。”

intel技术计划总监jim pappas表示：“pci express是历史上使用最广泛、可扩展最强的互连技术。新思科技的最新designware ip是全球生态系统持续致力于pcie 6.0这一重要行业标准的领先指标，并为pcie第6代的开发和未来英特尔平台上的应用奠定了基础。”

上市时间和资源

面向pcie 6.0早期访问的designware控制器和phy ip计划将于2021年第三季度推出。面向pcie 6.0的验证ip现已推出。

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