近日，美国ic设计公司marvell正式发布了基于台积电3纳米打造的资料中心芯片，而这也是业界首款3nm数据基础设施芯片。
据台积电此前介绍，相较于5nm制程，3nm制程的逻辑密度将增加约70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。
台积电3纳米芯片可用于新产品设计，包括基础ip构建块，112g xsr serdes（串行器/解串行器）、long reach serdes、pcie gen 6 phy/cxl 3.0 serdes和240 tbps并行芯片到芯片互连等。
照marvell所说，serdes和并行互连充当高速通道，用于chiplet芯片或矽组件间交换数据。与2.5d和3d封装一起，这些技术将消除系统级瓶颈，以推动最复杂的半导体设计。此外，因超大规模资料中心机架可能包含数以万计的serdes链路，serdes还有助减少引脚、走线和电路板空间，降低成本。
官方数据显示，新的并行芯片到芯片互连，可达成高达240tbps聚合数据传输，比多芯片封装可用替代方案快45%。换言之，互连传输速率相当于每秒下载万部高清电影，尽管距离只有几毫米或更短。
marvell将serdes和互连技术整合至其旗舰硅解决方案中，包括teralynx开关，pam4和相干dsp，alaska以太网物理层(phy)设备、octeon处理器、bravera储存控制器、brightlane汽车以太网芯片组和定制化asic等。转向3纳米可降低芯片和计算系统的成本和功耗，同时保持讯号完整性和性能。
来源：中自网
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